基于多层二硒化钨的高性能场效应晶体管的实验优化和理论模拟

随着半导体集成工艺进入3 nm 及以下技术节点，传统硅基晶体管出现漏电功耗增大，短沟道效应加剧等问题，对集成电路的性能与可靠制造产生严重的影响［1~3］. 近年来，以过渡金属硫族化合物（TMDCs）为代表的二维纳米材料因具有原子级物理厚度，优异的机械柔韧性和较高的载流子迁移率［4~6］，成为未来可替代传统硅基材料以延续摩尔定律发展的重要候选新材料之一［7~10］.

作为二维（2D）TMDCs 的代表性材料，WSe2 是继WS2 和MoS2 之后备受关注的一种二维原子晶体，具有很高的导通电流密度和载流子迁移率［11~13］以及较低的有效电子质量［7，14~17］，有望成为场效应晶体管优良的沟道材料［18，19］. 2012 年，Javey 等［20］采用微机械剥离法制备出了单层 p 型 WSe2 纳米片，并以SiO（2 270 nm）/Si 为衬底，Pd/Au（30/20 nm）为电极，制成顶栅WSe2 场效应晶体管（WSe2-FETs），其表现出了优异的电学性能，在室温下测得载流子迁移率达 250 cm2·V‒1·s‒1，开关比超过 106. 2013 年，Banerjee 等［21］则通过微机械剥离法制备出了单层n 型WSe2 纳米片，并以Al2O（3 72 nm）/Si 为衬底，In/Au（（10/100 nm）为电极制成WSe2-FETs，在室温下其载流子迁移率为142 cm2·V‒1·s‒1，开关比超过106. 以上文献只针对单一层数的WSe2 进行了研究，但缺乏对于不同层数的WSe2 在结构和性能方面的系统性研究. 同时，由文献［15］可知，多层WSe2 虽是间接带隙半导体，但相较于单层WSe2 具有更高的态密度、载流子迁移率和驱动电流，这意味着多层WSe2 在FETs 等领域具有更大的应用前景. 然而到目前为止，由于采用微机械剥离法制备的WSe2 纳米片厚度具有较大的随机性，且对于制备及测试FETs 条件及理论计算分析缺乏系统研究，因此WSe2-FETs 的性能并未得到充分研究.

FETs 的基本结构包括衬底、沟道材料、介电层和电极. 其中，电极和沟道材料的两端接触形成源电极和漏电极，介电层位于栅电极和沟道材料之间，为FETs 提供电场，用以调控沟道材料的导电性. 依据介电层与沟道材料相对位置的不同，FETs 可分为顶栅和底栅两种结构. 顶栅结构可实现对晶体管的单独控制，且易构筑小尺寸晶体管，因此被广泛用于制备射频器件和集成电路，但制作工艺繁杂，不适用于实验研究. 而底栅结构虽然不易实现对每个器件的单独控制，但制备工艺简单，成本低廉，非常适合实验条件下对于材料器件的研究.

本文通过微机械剥离法，制备出了从单层到多层WSe2 纳米片的底栅结构WSe2-FETs，研究了沟道材料及介电层厚度与FETs 性能的关系，并通过对制成的FETs 进行退火及低温测试，将实验所得到的数据通过建立数学模型来模拟载流子传输过程，并进行了理论数值计算.

1. 实验部分

1. 试剂与仪器
   2H-WSe2 晶体（纯度≥99. 995%）；钛（纯度≥99. 99%）和金（纯度≥
   99. 99%）；去离子水（色谱纯）；丙酮（分析纯）；无水乙醇（纯度≥99. 5%）；氩气
   （纯度≥99. 999%）；硅片（SiO2/Si，p 型）；热释放胶带（1005R-2. 0 型）；光刻胶（AZ 5214E 型）；显影液（AZ 300MIF 型）.WS-650-23NP 型匀胶机（Laurell- 球速体育在线开户app官方）；.

2. 实验过程

1. WSe2 纳米片的制备 采用微机械剥离法制备WSe2 纳米片. 首先，用玻璃刀将4 寸硅片裁剪成边长为1 cm 的正方形硅片单元，再用丙酮、无水乙醇和去离子水依次在180 W 功率下分别超声20 min，
   最后用氩气吹干并密封放置备用. 取适量WSe2 体材料晶体放至热释放胶带上并对折剥离，重复剥离步骤数次至热释放胶带上无明显聚集性WSe2 纳米片材料，然后将其粘贴到清洁好的硅片上，随后将硅片放置到恒温热台上进行纳米片的转移，缓慢撕下胶带，得到WSe2 纳米片. 通过不断调整恒温热台的加热温度和时间，发现在60 ℃下加热5 min 时，材料的转移效率及残胶余量相对优良，纳米片较为分散，有利于后期WSe2-FETs 的制作.

2. WSe2-FETs 的制备 WSe2-FETs 底栅结构的具体制备工艺：首先将WSe2 纳米片依次用丙酮、无水乙醇和去离子水分别浸泡10 min 后，用氮气吹干；在附着WSe2 纳米片的硅片中心滴加2 滴光刻胶
   （负胶），在3000 r/min 的转速下旋涂1 min；之后再将硅片转移到恒温热台上，在100 ℃下加热3 min； 将电极掩模板图案与样品位置对齐曝光 50 s，并在 100 ℃下热烘 3 min，随后采用专业显影液显影3 min，得到电极图形；利用真空镀膜机在光刻好的样品表面蒸镀电极Ti/Au（10/100 nm）；最后用丙酮漂洗去除光刻胶，得到WSe2-FETs.

3. 电学性能测试 Scheme 1 为WSe2-FETs 的电学性能测试示意图. 在测试前将源极接地，将p 型掺杂的硅片作为底栅，在源极和漏极间施加电压Vd，源极和底栅间施加电压Vg. 保持Vd 不变，通过扫描不同 Vg 测得源极与漏极间电流 Id，得到FETs 的转移特性曲线（Id-Vg）；保持 Vg 不变，通过扫描不同的 Vd，测得 Id，得到FETs 的输出特性曲线（Id-Vd）. 其中，转移特性曲线的测试条件：Vd=10 V，Vg=‒30~ 30 V，步长为 1 V；输出特性曲线的测试条件为：取不同的 V（g ‒30，‒20，‒10，0，10，20，30 V），在 Vd=‒ 10~10 V，步长为0. 5 V 下，测定Id-Vd，汇总后得到相应的输出特性曲线.

1. 理论计算方法 基于密度泛函理论（DFT）的投影缀加平面波法（PAW），采用VASP 5. 4. 4 第一性原理软件，对本征及与金属电极Ti 接触后的WSe2 晶胞进行几何结构优化. 用广义梯度近似（GGA）来描述电子与电子之间相互作用的交换关联势［22~25］，考虑到计算速度和精度，平面波截断能取为400 eV，布里渊区积分通过Monkhost-Pack［26］方法自动产生［27］，优化结束后，体系能量以及原子间作用力等参数的相应精度标准分别为10‒5 eV 和0. 1 eV/nm.

1. 结果与讨论

1. 材料的表征
   图1（A）和（B）分别为WSe2 体材料的光学照片和SEM 照片. 可见，WSe2 体材料呈银白色金属光泽的多层结构. 图1（C）为剥离后WSe2 纳米片的SEM 照片，可见，纳米片表面光滑平整，呈少层结构且尺寸分布不均一. 图 1（D）和（E）分别为 WSe2 纳米片的低分辨 TEM（LRTEM）和高分辨 TEM（HRTEM） 照片，可见，剥离得到的 WSe2 纳米片呈现出清晰的晶格条纹，晶面间距为 0. 216 nm，对应 WSe2 的
   （006）晶面，与本文WSe2 的XRD 结果相匹配. 图1（F）为选区电子衍射（SAED）图像，可见，选区内只有一套清晰的六方对称的衍射斑点，表明WSe2 纳米片是具有高结晶质量的单晶. 从选区的元素分布图可见，搭成器件的WSe2 纳米片作为沟道材料，表面依旧光滑平整无褶皱［图1（G）］，且W 和Se 元素分布均匀［图1（H）和（I）］，表明制备出来的WSe2-FETs 结构完好.
   利用XPS 对WSe2 的元素组成和成键类型进行表征. 图2（A）为WSe2 的XPS 全谱图，可以观察到
   4 种元素，其中W 和Se 元素的信号来自于WSe2，O 和Si 元素则来自SiO2/Si 基底. 图2（B）和（C）分别为
   W 元素和Se 元素的 XPS 精细谱图. 可见，W 元素在 33. 35，35. 55 和 37. 8 eV 处的特征峰分别对应
   W4f7/2，W4f5/2 和W5p3/2，Se 元素在54. 41 和55. 28 eV 处的峰分别对应Se3d5/2 和Se3d3/2，这些精细谱图的特征
   

峰与 2H-WSe2 体材料的XPS 谱图结果［28］一致.
利用XRD 对WSe2 的晶型及结晶性进行表征. 图2（D）为WSe2 剥离前后的XRD 谱图，与标准卡片

（PDF#38-1388）对比可知［29］，2H-WSe2 为典型的六方晶系，在2θ=13. 82°，41. 83°和56. 84°处的衍射峰分别对应WSe2 的（002），（006）和（008）晶面. WSe2 纳米片的峰位无偏移，峰强变化较小，这表明其晶体结构在剥离前后未发生明显变化，仍保持高结晶性.
使用拉曼光谱研究了微机械剥离法制备的WSe2 纳米片的化学结构. WSe2 的拉曼光谱主要有两种
键振动模式E12（g 面内振动模式）和A1（g 面外振动模式），随着WSe2 纳米片层数由单层变为多层时，由于

层间范德瓦尔斯相互作用变强，其拉曼光谱在308 cm‒1 附近会出现一个B12g 活性峰［30］. 因此，可以借助拉曼光谱中B12g 活性峰鉴定WSe2 的层数. 图3（A）和（B）为在532 nm 激发波长下不同层数WSe2 纳米片的拉曼光谱，可见，当WSe2 纳米片层数由单层变为多层时，拉曼光谱在308 cm‒1 处会出现活性峰B12g，且随着层数的增加，层间范德瓦尔斯作用增强，B12g 发生微小蓝移. 从单层WSe2 纳米片的拉曼光谱可见， E12g 峰在249. 54 cm‒1 处，A1g 峰在260. 80 cm‒1 处［图3（C）］，与文献［30］报道的一致.

荧光发射（PL）光谱可以从光学角度对WSe2 纳米片的层数、结晶质量及带隙进行表征. 图3（D）是在532 nm 激发波长下不同层数的WSe2 纳米片的PL 光谱. 可以看出，单层WSe2 为直接带隙，在745. 5 nm 处表现出很强的发光峰. 根据半导体材料的电子能带隙与截止波长的关系［λ=1. 24/Eg，其中，λ
（nm）为波长，E（g eV）为带隙］［31］，可以得出单层WSe2 的带隙为1. 65 eV. 同时，随着WSe2 纳米片的厚度不断增加，PL 光谱主发射峰强度降低，并向较低能量方向迁移. 图3（E）为WSe2 纳米片带隙统计图，可以看出，随着WSe2 纳米片厚度的增加，带隙逐渐减小，当厚度增加到7 层之后，带隙稳定在1. 48 eV.
利用AFM 进一步表征微机械剥离法制备的WSe2 纳米片的表面形貌及厚度，图S1（本文支持信息） 为单层到8 层WSe2 纳米片的AFM 图像，可以看到，单层WSe2 纳米片厚度为0. 7 nm，与文献［32］一致. 通过对比AFM 图像的颜色衬度可以看出，采用该方法制备的WSe2-FETs 表面平整无褶皱，具有较高的完整性，进一步证明了微机械剥离法制备的WSe2 纳米片具有高质量特性.

1. FETs 的电学性能
   利用室温和低温探针台测试了WSe2-FETs 的电学性能，得到的输出和转移特性曲线均呈非线性状态，表明WSe2 纳米片与金属电极之间的功函数不匹配，形成了肖特基接触［33］. 载流子迁移率（μ2d）的计算如下［34］：
   μ2d = L (∂Id /∂Vg )/ (CWVd )(1)
   式中：L（μm）为器件的沟道长度；W（μm）为沟道宽度；C 为SiO2 介电层的单位面积电容（300 nm 厚度
   SiO2 的单位面积电容C 为11. 5 nF/cm2，且SiO2 单位面积电容值与其厚度成反比）；V（d V）为测试所加的
   漏极电压；∂Id/∂Vg 为漏极电流对栅极电压的微分，对应转移特性曲线上的切线斜率. 将相关物理量代入式（1），即可计算出WSe2-FETs 的载流子迁移率，电流开关比则可以通过对数坐标下的转移特性曲线
   求出. 下面分别从WSe2 纳米片厚度、介电层厚度、退火及测试温度4 个方面分析了WSe2-FETs 电学性能的影响因素.

WSe2 纳米片厚度的影响 由AFM 结果可见，利用微机械剥离法制备出了从单层到多层的WSe2 纳米片，并以氧化层厚度为300 nm 的SiO2/Si 为介电层衬底，Ti/Au（10/100 nm）为电极，制成了FETs. 为了研究WSe2 纳米片厚度对WSe2-FETs 电学性能的影响，将每个厚度的WSe2 纳米片制备出5 个WSe2- FETs，通过计算每个WSe2-FETs 的载流子迁移率（图S2，见本文支持信息），统计得出了WSe2 纳米片厚度与载流子迁移率的关系曲线［图4（A）］，以此来求取基于不同厚度WSe2-FETs 载流子迁移率的均值. 可见，WSe2 纳米片在7 层时的平均载流子迁移率最高（47. 63 cm2·V‒1·s‒1），当厚度超过7 层后，平均载流子迁移率开始降低，这是因为多层WSe2 虽是间接带隙半导体，但相比单层WSe2 其具有更高的态密度和驱动电流. 同时随着层数的增加，WSe2 纳米片中电子的活动空间由二维变为三维空间，平均自由程变大，输送变快，导致其在宏观上的量子限域效应减弱［35，36］. 因此，增加WSe2 纳米片的层数有助于提升载流子迁移率. 但随着材料厚度进一步增加，表面平整度相较于单层或少层WSe2 纳米片而言变低，可吸附在WSe2 纳米片表面的带电杂质变多，引起的附加散射变强，同时也使得与金属电极的接触变差，导致WSe2-FETs 的载流子迁移率降低. 而此时由WSe2 纳米片厚度增加所引起的维度的变化不再明显，造成其量子限域效应不再减弱. 上述因素的综合作用是造成WSe2 纳米片厚度超过7 层后，WSe2- FETs 的载流子迁移率迅速下降的结果［37，38］. 同时值得注意的是，本实验相较于目前基于单层WSe2- FETs 性能差异较大的原因是，与上述参考文献中的实验条件及参数不同.

1. 介电层厚度的影响 栅介质材料由于直接和沟道材料接触，其性能会极大地影响整个器件的性能. 其中SiO2 作为Si 的天然栅介质，成为FETs 中最为常见的栅介质. 根据上述实验结果，选取了7 层WSe2 纳米片，并分别以300，200 和100 nm 3 种常规厚度的SiO2/Si 基底作为介电层制成FETs，研究介电层厚度对WSe2-FETs 性能的影响. 采用相同方法在每个介电层厚度下制备了5 个基于7 层WSe2 纳米片的FETs，通过计算每个WSe2-FETs 的载流子迁移率，统计得出了介电层厚度与载流子迁移率的曲线
   ［图4（B）］，以此来求取基于不同厚度介电层的WSe2-FETs 载流子迁移率的均值. 可见，分别以300，
   200 和100 nm 3 种厚度的SiO2/Si 衬底作为介电层的FETs 的平均载流子迁移率分别为47. 81，68. 23 和
   80. 68 cm2·V‒1·s‒1. 一个典型的不同介电层厚度下WSe2-FETs 的转移特性曲线如图4（C）所示，可以观察到，介电层厚度对于WSe2-FETs 的载流子迁移率有较大的影响. 这是因为当介电层厚度减小时，栅极提供的电场强度增强，提高了载流子的传输速率. 此外，由于在介电层衬底SiO2-Si 结构中存在的4 种电荷（界面态电荷Qit、氧化层中的固定电荷Qf、氧化层缺陷电荷Qot 及可动离子电荷Qm）与位于SiO2-Si界面处的薄层正电荷 Qox 等效，正电荷 Qox 的存在使半导体表面感应出负电荷，从而使得n 型半导体WSe2 出现积累电子. 当介电层厚度减小时，电容值变大，电容储存电荷的能力增强，导致在靠近源极金属电极附近的WSe2 层内诱导出的电子数量增加，因此改善了电极与沟道材料间的欧姆接触，降低了寄生电阻，从而使载流子迁移率提高.

2. 退火处理的影响 将 WSe2-FETs 在混气（H2/Ar 为 10/90 mL/min）气氛，200 ℃下进行退火处理2 h，以研究退火处理对WSe2-FETs 电学性能的影响. 根据厚度与迁移率的关系，选取了上述性能优良的FETs 进行退火处理. 图4（D）为WSe2-FETs 退火处理前后的转移特性曲线，可以计算得出退火处理前后WSe2-FETs 器件的载流子迁移率由81. 10 cm2·V‒1·s‒1 提高到93. 17 cm2·V‒1·s‒1，说明退火处理能在一定程度上有效提高器件的电学性能. 归因于退火过程可以将制备WSe2 纳米片及WSe2-FETs 过程中引入的一些带电杂质（氧气、水等）去除，从而消除了带电杂质吸附在WSe2-FETs 表面时引起的库仑散射. 另外，退火过程还可以改善WSe2 纳米片与Ti/Au 电极的接触，进一步提高载流子迁移率.

3. 温度的影响 为了探究温度对于WSe2-FETs 电学性能的影响，选取了上述退火处理后的WSe2- FETs，利用低温探针台分别在298，278，228，178，128 和78 K 下进行了电学性能测试. 根据图4（E）可以计算得知，随着测试温度从 298 K 降到 78 K，WSe2-FETs 的载流子迁移率分别为 91. 59，101. 43，
   130. 97，135. 97，319. 59 和482. 78 cm2·V‒1·s‒1，说明测试温度对于WSe2-FETs 的载流子迁移率有较大影响. 这是因为高结晶性本征半导体WSe2 纳米片中主要存在由晶格振动引起的晶格散射［39］，温度越低，晶格振动越弱，对载流子的晶格散射也将减弱，因此迁移率随温度的降低而大幅度升高. 同时，根据图4（F）可以计算出，随着温度降低，器件的开关比也从107 增大到108.
   

图5（A）~（D）分别为高性能WSe2-FETs 的转移特性曲线、输出特性曲线、AFM 表面形貌和厚度数据曲线. 可见，器件的输出曲线呈非线性状态，表明WSe2 纳米片与接触电极间存在肖特基势垒. 不同栅压下的输出曲线不重合，表明WSe2 的导电性可以由栅压进行调控. 值得注意的是，输出曲线在不同栅压下器件的开启电压表现出了较大差异，主要因为当给介电层衬底施加栅压Vg 时，会使得源扩散区和衬底之间的pn 结处于反向偏置. 如此，沟道将会受到衬底栅压Vg 的调制，该效应通常称为“背面栅效应"或“衬底偏置效应". 在本实验中由于采用少层WSe2 纳米片作为沟道材料，厚度在纳米级别，可看作为单边突变pn 结的n+区，当加入反向栅压Vg 时，会使沟道和衬底间的耗尽层向衬底内部展宽，耗尽层中的电荷增多. 由于要保持金属-氧化物半导体场效应晶体管（MOSFETs）系统的电中性条件，这必定会减少沟道中的电子电荷，从而使得沟道变得更薄. MOSFETs 开启电压如要维持原来的沟道宽度， 就必须在栅极上积累更多的正电荷，以平衡耗尽层中增加的负电荷. 这就意味着需要增加阀值电压使沟道变薄甚至消失. 因此所加栅压Vg 的绝对值越大，开启电压也越大.

1. 理论计算

WSe2 作为一种典型的TMDCs，主要具有1T，2H 和3R 3 种晶相，其中在常温下稳定的是2H 晶相. 因此，搭建了空间群为P63/mmc（194）的2H-WSe2 晶体模型，晶格常数为a=b=0. 3286 nm，c=1. 2983 nm［28］，每个单胞含有一个W 原子和两个Se 原子. 之后，又根据实验测试结果搭建了金属电极Ti 与WSe2 晶胞接触（WSe2@Ti）的模型. 如图6（A）所示，其中Ti 原子与Se 原子接触，WSe2 为7 层结构. 为了消除周期性排列晶体结构中相邻晶胞间相互作用力的影响，在垂直于WSe2 面上方施加一个1. 2 nm 的真空层.

为了比较WSe2 与金属电极Ti 接触前后体系电子结构的变化，给出了本征7 层WSe2 的能带结构及态密度分布［图6（B）和图S3（A），见本文支持信息］. 从图6（B）可见，能带的导带底和价带顶并非位于布里渊区的K 点，表现为1. 45 eV 的间接带隙，与实验值（1. 48 eV）一致，表明采用的计算方法适宜. 从图S3（A）的态密度分布图可见，价带有两个区域，即‒7. 023~‒0. 2174 eV 的上价带区，主要由Se-4p 和W-5d 态填充，‒15. 101~‒12. 711 eV 的下价带区，主要由 Se-4s 态填充，而导带底主要由W-5d 和Se-3p 态填充. 与Ti 接触后WSe2@Ti 的能带结构态及密度分布如图6（C）和图S3（B）（见本文支持信息）所示，与本征WSe2 相比，WSe2@Ti 能带结构中Ti-3d 与Se-4p 分态密度在费米能级附近有很大重叠，表现出较强的4p-3d 杂化现象. 正是由于这种杂化，使得WSe2@Ti 的能带结构在费米能级附近的能带出现许多杂质带，因此WSe2@Ti 的带隙消失. 同时，在Ti 与WSe2 的接触界面处，WSe2 的能带会发生弯曲形成了一个耗尽区，在此区域中电子不易在金属与半导体间传输，由此形成肖特基接触. 与实验得出的WSe2- FETs 转移及输出特性曲线为非线性曲线相互印证.

基于实验所得的数据和形变势理论，计算了7 层WSe2@Ti 体系的载流子迁移率. 根据式（5），利用VASP 软件对7 层WSe2@Ti 体系的价带顶和导带顶在单轴应变下的值进行线性拟合，所得斜率即为形变势常数E1；同样，根据式（3）对不同单轴应变下晶胞总能进行二次拟合得到弹性模量C2d. 根据式（4），对能带边缘二次拟合可得出7 层WSe2@Ti 体系的载流子（电子和空穴）有效质量. 将上述所得数值代入式（2），即可计算得到7 层WSe2@Ti 体系的载流子迁移率. 计算结果如表1 所示.

将理论计算结果（102. 64 cm2·V‒1·s‒1）与实验获得的载流子迁移率（91. 59 cm2·V‒1·s‒1）对比分析可以得出，本文的实验探索及测试条件较为完整系统，为未来继续研究并优化WSe2 的高性能逻辑器件奠定了实验基础. 通过理论计算还可以得到实验中所得不到的数据，如电子和空穴的有效质量、能带结构及态密度分布等，同时对比表1 数据得知，WSe2 为双极性材料，其电子与空穴相比拥有相近的有效质量和载流子迁移率，这意味着WSe2 在p 型半导体材料的应用方面也存在巨大潜能. WSe2-FETs 器件表现出明显的n 型半导体器件的性质，这是因为由于半导体与金属之间存在费米能级差，当两者紧密接触时会形成统一费米势，在接触界面产生能带弯曲，由此形成肖特基势垒. 该势垒的存在降低了载流子的注入效率，从而产生较大的寄生电阻. 根据肖特基接触理论，金属费米能级与半导体费米能级的相对位置可以影响接触界面的肖特基势垒高度. 当金属费米能级高于WSe2 费米能级时，电子会从金属注入WSe2. 相反，当金属费米能级低于WSe2 费米能级时，电子则会从WSe2 注入金属中，即在WSe2 中形成空穴注入. 选择的金属电极为Ti/Au，其中Ti 电极与WSe2 接触，根据肖特基接触理论，由于Ti 的功函数值（4. 33 eV）与WSe2 的电子亲和势（4 eV）相差很小，使得两者接触时更容易形成n 型载流子，从而使WSe2-FETs 表现出明显的n 型半导体特性. 从理论计算过程也发现，对于具有一定厚度的WSe2， 无论采用二维或三维体系的载流子迁移率计算公式都不能得到相符合的计算结果，因此，需要对现有 的计算方法进行修正或者借助于新的理论和计算方法开展对载流子迁移率的研究.

3结论

通过控制WSe2 纳米片和介电层SiO2 的厚度、测试温度和退火因素，研究了微机械剥离法获得的WSe2纳米片的FETs 性能. 结果表明，以7 层WSe2 纳米片为沟道材料，100 nm 氧化层厚度的SiO2/Si 为介电层衬底，Ti/Au（10/100 nm）为电极，制备的WSe2-FETs 表现出优异的电学性能. 在298 K 下，载流子迁移率为81. 10 cm2·V‒1·s‒1，经过退火处理后，载流子迁移率可达93. 17 cm2·V‒1·s‒1，开关比为107，与理论计算值相当. 在78 K 的低温下，载流子迁移率高达482. 78 cm2·V‒1·s‒1，开关比提高到108. 将实验所得到的数据通过建立数学模型来模拟载流子传输过程，并进行理论数值计算，同时，结合理论计算结果也注意到，WSe2 具有电子和空穴的双极型导电特性，可以利用WSe2 和金属电极之间的接触特性来实现n 型到p 型导电类型的转变. 研究结果为实现低功耗互补型金属氧化物半导体集成电路（CMOS） 奠定了基础. 并为研究和优化二维原子晶体的高性能逻辑器件应用提供了实验和理论参考.